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- 西井 修
- (株)日立製作所中央研究所
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- 荒川 文男
- (株)日立製作所中央研究所
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- 石橋 孝一郎
- (株)日立製作所中央研究所
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- 中野 定樹
- (株)日立製作所中央研究所
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- 志村 隆則
- (株)日立製作所中央研究所
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- 鈴木 敬
- (株)日立製作所中央研究所
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- 橘 貢
- (株)日立製作所中央研究所
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- 戸塚 米太郎
- (株)日立製作所中央研究所
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- 津野田 賢伸
- (株)日立製作所中央研究所
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- 内山 邦男
- (株)日立製作所中央研究所
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- 山田 哲也
- (株)日立製作所中央研究所
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- 服部 俊洋
- (株)日立製作所半導体事業部
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- 前島 英雄
- (株)日立製作所半導体事業部
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- 中川 典夫
- (株)日立製作所半導体事業部
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- 成田 進
- (株)日立製作所半導体事業部
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- 関 光穂
- (株)日立製作所半導体事業部
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- 島崎 靖久
- (株)日立製作所半導体事業部
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- 里村 隆一
- (株)日立製作所デバイス開発センタ
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- 高須賀 知哉
- (株)日立超LSIシステムズ
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- 長谷川 淳
- (株)日立超LSIシステムズ
書誌事項
- タイトル別名
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- Design of a 200MHz 1.2W 1.4GFLOPS Processor with Graphic Floating-point Extension
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説明
2命令を同時に実行し、チップサイズが58mm^2のマイクロプロセッサを開発した。0.25ミクロン, 5層配線CMOSプロセスを用い、200MHz動作時の消費電力は1.2Wである。本報告は、チップ概要、低電力のための機構、および高性能化のために行った設計内容について述べる。浮動小数点演算の高性能化のため、1クロックにつき7個の単精度浮動小数点演算を処理可能なグラフィックFPU、およびサポート命令を設けた。このグラフィックFPUは2ステージ構成の4元内積(積和)演算器を有する。該内積演算器のディレイ(シミュレーション値)は3.69nsである。
収録刊行物
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- 電子情報通信学会技術研究報告. ICD, 集積回路
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電子情報通信学会技術研究報告. ICD, 集積回路 98 (23), 17-24, 1998-04-24
一般社団法人電子情報通信学会
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詳細情報 詳細情報について
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- CRID
- 1570572702484219008
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- NII論文ID
- 110003316986
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- NII書誌ID
- AN10013276
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- 本文言語コード
- ja
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- データソース種別
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- CiNii Articles