リタイミングと冗長除去を用いた順序回路の簡単化
書誌事項
- タイトル別名
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- Optimization of Sequential Circuits using Retiming and Redundancy Removal
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説明
論理回路に含まれる冗長な信号線は回路面積やテスト容易性に悪影響を与える.本研究では回路の冗長除去にりタイミングを用いた手法を提案する.本手法ではゲート数やフリップフロップ数を削減するために組合せ回路用のテスト生成を用いた冗長除去とリタイミングを適用する.リタイミングは2回行われるが,1つは組合せ回路的冗長に変換することを目的とし,他の1つはフリップフロップ数の削減を目的とする.リタイミングを行った後に組合せ回路用の冗長除去手法を適用すると順序回路的冗長として含まれている冗長の一部も除去できるため,簡単化に有効である.ベンチマーク回路に対する実験結果より本手法により多くの順序回路的冗長を含む冗長部分の除去が可能であることを示す.
収録刊行物
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- 電子情報通信学会技術研究報告. VLD, VLSI設計技術
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電子情報通信学会技術研究報告. VLD, VLSI設計技術 95 (307), 39-46, 1995-10-20
一般社団法人電子情報通信学会
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詳細情報 詳細情報について
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- CRID
- 1571135652339901440
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- NII論文ID
- 110003294737
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- NII書誌ID
- AN10013323
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- 本文言語コード
- ja
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- データソース種別
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- CiNii Articles