階層型メモリブロックレイアウト方式と分散配置バンク構成を採用した200MHz 1GbitシンクロナスDRAMの設計技術

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タイトル別名
  • A 1.6G Byte/s Data-Rate 1Gb Synchronous DRAM with Hierarchical Square-Shaped Memory Block and Distributed Bank Architecture

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説明

1.6ギガバイト/秒の高スループットを有する1GビットシンクロナスDRAMの設計技術の報告を行う。高速データ転送と大容量化を同時に達成することにより、3Dグラフィックス機能を有する次世代高性能WS/PC用の、メインメモリとフレームメモリを統合化した先進的なユニファイドメモリとしての使用を目指している。200MHzの高速動作はメモリアレイを正方形に配置する階層型メモリブロックレイアウト方式と、各バンクを全メモリアレイに分散する分散配置メモリバンク構成の採用により実現した。0.15μmCMOSプロセスにより、セル面積0.29μm^2でチップ面積582mm^2の小面積化を行った。x64のチップはチップスケールパッケージを用いている。また、大容量DRAMで大きな問題となるテスト時間の増加を抑える方法として、タイミングマージンテストも実行可能な新規BIST(Built-In Self-Test)回路を内蔵した。

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参考文献 (12)*注記

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詳細情報 詳細情報について

  • CRID
    1571417127412868224
  • NII論文ID
    110003316521
  • NII書誌ID
    AN10013276
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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