三段NANDゲート回路の一設計法

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タイトル別名
  • An Algorithm for Finding a Minimal Three-Level NAND Network

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説明

三段NANDゲート回路の(ゲート数,入力線数)最小化設計の一手法が提案される.初めに,P許容項からN許容項を打ち抜くという考えに基づくP-N項法が述べられる.ついで,多段NANDゲート回路を三段NAND回路に直し,これを初期回路として,二段ゲートの個数を減らすために,P許容項の拡大,三段ゲートの個数を減らすために最小被覆表を使って,回路を簡単化するMA3法が述べられる.MA3法は原理的にP-N項法と同じであるが,多変数の関数に適用される.MA3法は4変数関数で後藤の方法と比較しゲート数でほぼ同等の回路が得られることが示される.また,9変数までの関数なら全部,10変数の関数については真理値表濃度が0.55までなら計算できることが示される.

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詳細情報 詳細情報について

  • CRID
    1572261552105897856
  • NII論文ID
    110002930379
  • NII書誌ID
    AN1011091X
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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