FPGA設計用統合環境を用いたASIC設計事例

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タイトル別名
  • An ASIC Design Methodology Using an Integrated Design Tool for FPGAs

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説明

本稿では, MAX+PLUSII(MAX)でAHDLを用いて設計したASICと, Verilog-HDL, VHDLを用いてDesign Compilerで設計したASICとの性能の比較を行う.MAXを用いてASICの上流設計ができれば, FPGA上に実現された回路をそのままASICにすることができる.ツールの使用法も簡便で, 設計者への初期負担か非常に小さい.学生や社会人のLSI導入教育へも利用できる.設計事例として, 「BCD電卓」, 「教育用マイクロプロセッサKuechip2」を例にあげ, AHDLで設計した回路をASIC向けにリターゲットしても, その性能, 回路面積がVerilog-HDLや, VHDLで設計した回路と遜色ないことを示す.

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詳細情報 詳細情報について

  • CRID
    1572543027083152512
  • NII論文ID
    110002930459
  • NII書誌ID
    AN1011091X
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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