Laplace領域の解析的解法による高速高精度ゲートディレイ計算方法

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タイトル別名
  • Method of Estimating Gate Delay for High-frequency CMOS Circuits Using Laplace Transform Solution

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説明

本稿では、数百MHz動作の高性能ロジックLSIについての動作高速検証を可能にする技術として、CMOSゲートディレイ計算方法(GALLOP法)を提案する。本方法ha、ゲートと配線負荷についての方程式を、従来の時間領域の反復数値解法に代えてLaplace領域の解析的解法で解くことにより、回路シミュレータ並みの精度を1/1000以下の計算時間で実現する。

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詳細情報 詳細情報について

  • CRID
    1573668926893244416
  • NII論文ID
    110002676011
  • NII書誌ID
    AA11451459
  • ISSN
    09196072
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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